2009年数字系统设计设计与Verilog HDL 考试题

西安电子科技大学

研究生课程考试试题
考试科目: 数字系统设计与Verilog HDL 考试日期: 09 年 12 月 日 考试时间: 90 分钟 班号 学 号:

考试方式:(闭卷) 任课教师: 学生姓名:
问答题: 一. 问答题:(30 分)
1. 2. 3. 什么是硬件描述语言?它的主要作用是什么? 模块由几个部分组成? 举例说明缩减运算符与位运算符的不同。

4. 什么是阻塞型过程赋值?什么是非阻塞型过程赋值? 5. 什么是综合?是否任何符合语法的 Verilog HDL 程序都可以综合? 6. 请简述利用 EDA 工具并采用硬件描述语言的设计方法和流程。 7. 模块的端口是如何描述的? 8. 在 always 模块中被赋值的变量能否是 wire 类型的?如果不能是 wire 类型,那么必 须是什么类型的?它们表示的一定是实际的寄存器吗? 9. 什么是同步状态机和异步状态机,哪种状态机是可以综合的?

10. 为什么不能在多个 always 块中为同一变量赋值?

选择题: 二. 选择题:(10 分)
1. 在下列程序中, always 状态将描述一个带异步 Nreset 和 Nset 输入端的上升沿触发器, 从选项中找出空括号内应填入的正确答案。 always @ ( if (!Nreset) Q<=0; else if (!Nset) Q<=1;
1

)

else Q<=D; 1)negedge Nset or posedge Clock; 2)negedge Nreset or posedge Clock; 3)negedge Nreset or negedge Nset or posedge Clock; 4)negedge Nreset or negedge Nset。 2.在下列程序中,给出了几种硬件实现,以下的模块被综合后可能是哪种? always @ (posedge Clock) if (A) C=B; 1)不能综合。 2)一个上升沿触发器和一个多路器。 3)一个输入是 A,B,Clock 的三输入与门。 4)一个透明锁存器。 5)一个带 clock 有使能引脚的上升沿触发器。

填空: 三. 填空:(20 分)
下列程序中的语句是不完整的,请根据下图所示的电路图将其填充完整。 reg FF1,FF2,FF3; always @ (posedge Clock) begin

end

2

编程: (2 四. 编程: 20) (
用四种方法实现四选一多路选择器。

设计一个如图所示的模 (四位二进制) 计数器程序 其中 D0~ 程序, D0~ 五. 设计一个如图所示的模 16 四位二进制) 计数器程序, 为输入数据,Q0~ 为输出数据, 为使能端, D3 为输入数据,Q0~Q3 为输出数据,EN 为使能端,CLK 为时钟 分别为同步清零、同步预置端, 为进位输出端。 端,Clr、Load 分别为同步清零、同步预置端,Oc 为进位输出端。 Clr、 (20 分)
Load

D0 D1 D2 D3

Q0 Q1 Q2 Q3

EN CLK

Oc

Clr

3


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